Odpowiedz Odpowiedz

Formatowanie kodu VHDL/Verilog

Maciej G. Projektant /
Programista, Famor
S.A.

Temat: Formatowanie kodu VHDL/Verilog

Cześć,

czy jest opcja w "ISE Webpack" , lub zewnętrzne narzędzie do "ładnego" formatowania kodu w VHDL (tak jak w innych IDE do "normalnych" języków programowania), tak aby wcięcia w kodzie były jak należy.

Pozdrawiam.

Link do wypowiedzi

Jakub Tyburski Asystent dydaktyczny
- Wojskowa Akademia
Techniczna w War...

Temat: Formatowanie kodu VHDL/Verilog

W "ISE Webpacku" to zapomnij, że coś takiego znajdziesz (chyba, że cię zadowalają same wcięcia bez kolorowanek). Jedynie zewnętrzny edytor zostaje - tu masz nawet krótki, ale treściwy wątek temu poświęcony: https://forums.xilinx.com/t5/Design-Tools-Others/Featur..., a tu jak podpiąć zewnętrzny edytor: https://www.xilinx.com/itp/xilinx10/isehelp/pn_db_edito.... I tyle :)

Link do wypowiedzi

« Wróć do tematów

Odpowiedz

Podobne tematy

Następna dyskusja:

HDL

Czy na pewno chcesz zrezygnować z tej grupy?

Zgłoś nieprawidłowości w wypowiedzi

Formatowanie kodu VHDL/Verilog

Formatowanie kodu VHDL/Verilog

Blokowanie użytkownika

Temat: Formatowanie kodu VHDL/Verilog

Temat: Formatowanie kodu VHDL/Verilog

Podobne tematy

HDL » Jak połączyć moduły Verilog i VHDL w jednym projekcie? -

HDL » Czy ktoś "portuje" biblioteki z C/C++ na VHDL/Verilog -

HDL » A structured VHDL design method (Jiri Gaisler) - czy ktoś... -

HDL » Szukam pomocy - verilog -

HDL » Fajny kurs VHDL dla początkujących -

HDL » Jak prawidłowo wygenerować funkcję (odczyt z ROM) w VHDL -

HDL » Jaką literaturę polecacie do nauki składni VHDL -

HDL » Od jakich kwot można zamówić ASIC na podstawie... -

HDL » Jak zaprojektować testy dla układu FPGA (VHDL) -

HDL » Maszyna stanów - błąd zmiany stanu z Timera (VHDL) -

Jak połączyć moduły Verilog...

Implementacja układu w tech. FPGA...

Od jakich kwot można zamówić ASIC na...

Oferty pracy